Questões de Arquitetura de Computadores - Memória para Concurso
Foram encontradas 1.094 questões
Ano: 2015
Banca:
VUNESP
Órgão:
TCE-SP
Prova:
VUNESP - 2015 - TCE-SP - Auxiliar da Fiscalização Financeira II - Informática |
Q496538
Arquitetura de Computadores
De uma forma geral, as plataformas de hardware de computadores utilizam diversos tipos de memória. Em particular, o elemento que surgiu para ser um intermediário entre o processador e a memória principal, por causa da grande diferença de velocidade entre esses dois componentes, é conhecido como
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Analista de Sistemas Júnior - Engenharia de Software |
Q491541
Arquitetura de Computadores
Considere uma memória cache de 64 KBytes. A transferência de dados entre a memória principal e a memória cache ocorre em blocos de 4 bytes cada. O número de bits necessários para representar cada linha da memória cache é
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
Polícia Federal
Prova:
CESPE - 2013 - Polícia Federal - Perito Criminal Federal - Cargo 2 |
Q491368
Arquitetura de Computadores
Acerca de um sistema microprocessado, julgue o item subsequente.
Memória cache é uma memória de acesso aleatório, ou random access memory (RAM). Essa é normalmente menor e mais rápida que a memória RAM dinâmica (DRAM) externa, que, por sua vez, é normalmente menor e mais rápida que a memória de massa.
Memória cache é uma memória de acesso aleatório, ou random access memory (RAM). Essa é normalmente menor e mais rápida que a memória RAM dinâmica (DRAM) externa, que, por sua vez, é normalmente menor e mais rápida que a memória de massa.
Ano: 2014
Banca:
UNIRIO
Órgão:
UNIRIO
Prova:
UNIRIO - 2014 - UNIRIO - Analista Tecnologia da Informação - Rede de Computadores |
Q486955
Arquitetura de Computadores
A memória é um dos componentes do computador. Em relação à memória é INCORRETO afirmar que
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Infraestrutura Pleno |
Q486888
Arquitetura de Computadores
A utilização de memória cache entre a UCP e a memória principal é algo bastante comum nos computadores atuais.
Essa utilização tem por objetivo
Essa utilização tem por objetivo
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2012 - BR Distribuidora - Profissional Júnior - Formação Analista de Sistemas - Ênfase em Java - Crm e Web |
Q486640
Arquitetura de Computadores
Em um computador, o subsistema de memória é organizado hierarquicamente em uma pirâmide. Sobre o exposto, analise as afirmativas a seguir.
I - Os registradores, que possuem maior velocidade de transferência, menor capacidade de armazenamento e custo alto, estão no topo da pirâmide.
II - As memórias cache e a memória principal, que fornecem a garantia de armazenamento permanente ao usuário, estão no centro da pirâmide.
III - As memórias secundárias ou de massa, capazes de armazenar grandes quantidades de dados a um baixo custo, aparecem na base da pirâmide.
É correto o que se afirma em
I - Os registradores, que possuem maior velocidade de transferência, menor capacidade de armazenamento e custo alto, estão no topo da pirâmide.
II - As memórias cache e a memória principal, que fornecem a garantia de armazenamento permanente ao usuário, estão no centro da pirâmide.
III - As memórias secundárias ou de massa, capazes de armazenar grandes quantidades de dados a um baixo custo, aparecem na base da pirâmide.
É correto o que se afirma em
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Sistemas Júnior - Ênfase em Negócio |
Q486103
Arquitetura de Computadores
Considere as afirmações a seguir referentes a memórias cache de sistemas computacionais.
I - O projeto de uma memória cache pode prever sua implementação de forma unificada ou separada.
II - Em caches L2, os acessos são realizados mais rapidamente que os ciclos de barramento, com estado zero-wait (tempo de espera nulo).
III - Algoritmos de substituição de quadros são indispensáveis à eleição do bloco a ser retirado de uma cache cheia.
IV - Na técnica de mapeamento associativo, um bloco da memória principal pode ser alocado em qualquer linha da cache.
São corretas APENAS as afirmações
I - O projeto de uma memória cache pode prever sua implementação de forma unificada ou separada.
II - Em caches L2, os acessos são realizados mais rapidamente que os ciclos de barramento, com estado zero-wait (tempo de espera nulo).
III - Algoritmos de substituição de quadros são indispensáveis à eleição do bloco a ser retirado de uma cache cheia.
IV - Na técnica de mapeamento associativo, um bloco da memória principal pode ser alocado em qualquer linha da cache.
São corretas APENAS as afirmações
Q484595
Arquitetura de Computadores
Os documentos digitais são armazenados em dispositivos óticos, magnéticos e eletrônicos, e, do ponto de vista tecnológico, existem três tipos de memórias: primária, secundária e terciária.
Observa-se que o conteúdo de natureza volátil se refere
Observa-se que o conteúdo de natureza volátil se refere
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476287
Arquitetura de Computadores
Um processador hipotético tem dois registradores de uso geral X e Y, ambos de 8 bits. As instruções desse processador têm um formato de tamanho fixo de 32 bits, dos quais os 8 mais significativos, ou seja, os primeiros lidos da memória durante a busca, são utilizados para o OpCode e os 24 restantes para operandos. Uma das operações desse processador, cujo OpCode é igual a 10110100, utiliza dois operandos: o primeiro é imediato de 8 bits e o segundo utiliza os 16 bits restantes para um endereçamento direto. O resultado da execução dessa operação é colocar a soma dos dois operandos no registrador X. Os operandos são inteiros de 8 bits e utiliza-se o complemento a 2.
Considere que a próxima instrução a ser executada está no endereço 00A1. O conteúdo da memória, nesse instante, está ilustrado na Figura. Como resultado da operação, o registrador X conterá o valor, em base decimal, de
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476277
Arquitetura de Computadores
O projeto da memória de um sistema computacional leva em consideração três aspectos essenciais: a quantidade de armazenamento, a rapidez no acesso e o preço por bit de armazenamento. Uma correta ordenação dos tipos de memória, partindo do nível mais alto para o mais baixo da hierarquia é
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476273
Arquitetura de Computadores
Em um determinado sistema que utiliza paginação de memória, endereços lógicos foram projetados com 16 bits, dos quais os 4 mais significativos indicam uma entrada na tabela de páginas. Nesse sistema existe um registrador especial que contém o endereço do início da tabela de páginas, que está armazenada na memória e contém 16 entradas, cada uma com 8 bits. Em cada entrada dessa tabela de páginas, os quatro bits mais significativos (os da esquerda) são bits de controle e os quatro restantes correspondem aos 4 bits mais significativos do endereço da página física de memória. Considere que o conteúdo da memória e do registrador do início (base) da tabela de páginas é o da figura, na qual todos os valores encontram-se representados em hexadecimal.
Um acesso de leitura ao endereço lógico B80A retornará, em hexadecimal, o valor
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475249
Arquitetura de Computadores
Acerca dos conceitos relacionados a organização, componentes e software de microcomputadores, julgue o item a seguir.
Em computadores que utilizam barramento de dados para a comunicação entre o microprocessador e outras partes do microcomputador, tais como as memórias e os dispositivos de entrada e saída, não é possível conectar portas de três estados ao barramento de dados, visto que portas que assumem o estado de alta impedância não devem ser ligadas a esse tipo de barramento.
Em computadores que utilizam barramento de dados para a comunicação entre o microprocessador e outras partes do microcomputador, tais como as memórias e os dispositivos de entrada e saída, não é possível conectar portas de três estados ao barramento de dados, visto que portas que assumem o estado de alta impedância não devem ser ligadas a esse tipo de barramento.
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475245
Arquitetura de Computadores
Suponha que um microcomputador tenha sido construído com um microprocessador com 16 linhas de endereço e 8 linhas de dados. Considerando que a memória ROM ocupa os endereços entre 0000 e 01FF, representados em base hexadecimal, que a memória RAM ocupa os endereços entre 0200 e 7FFF, também representados em base hexadecimal, e que cada endereço possui 8 bits, julgue o item que se segue.
Para endereçar todos os endereços de memória RAM, será necessário utilizar pelo menos 10 linhas de endereço, além das linhas de controle de leitura e escrita.
Para endereçar todos os endereços de memória RAM, será necessário utilizar pelo menos 10 linhas de endereço, além das linhas de controle de leitura e escrita.
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475244
Arquitetura de Computadores
Suponha que um microcomputador tenha sido construído com um microprocessador com 16 linhas de endereço e 8 linhas de dados. Considerando que a memória ROM ocupa os endereços entre 0000 e 01FF, representados em base hexadecimal, que a memória RAM ocupa os endereços entre 0200 e 7FFF, também representados em base hexadecimal, e que cada endereço possui 8 bits, julgue o item que se segue.
Caso a memória RAM seja dinâmica, não será necessário incluir, na implementação do computador, circuitos que propiciem sinais de refresh.
Caso a memória RAM seja dinâmica, não será necessário incluir, na implementação do computador, circuitos que propiciem sinais de refresh.
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475243
Arquitetura de Computadores
Suponha que um microcomputador tenha sido construído com um microprocessador com 16 linhas de endereço e 8 linhas de dados. Considerando que a memória ROM ocupa os endereços entre 0000 e 01FF, representados em base hexadecimal, que a memória RAM ocupa os endereços entre 0200 e 7FFF, também representados em base hexadecimal, e que cada endereço possui 8 bits, julgue o item que se segue.
A parte volátil da memória possui tamanho maior do que a parte não volátil.
A parte volátil da memória possui tamanho maior do que a parte não volátil.
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475242
Arquitetura de Computadores
Suponha que um microcomputador tenha sido construído com um microprocessador com 16 linhas de endereço e 8 linhas de dados. Considerando que a memória ROM ocupa os endereços entre 0000 e 01FF, representados em base hexadecimal, que a memória RAM ocupa os endereços entre 0200 e 7FFF, também representados em base hexadecimal, e que cada endereço possui 8 bits, julgue o item que se segue.
O tamanho total da memória, incluindo ROM e RAM, é superior a 30.000 bytes.
O tamanho total da memória, incluindo ROM e RAM, é superior a 30.000 bytes.
Ano: 2013
Banca:
CESPE / CEBRASPE
Órgão:
MPU
Prova:
CESPE - 2013 - MPU - Analista - Engenharia Elétrica |
Q475241
Arquitetura de Computadores
Suponha que um microcomputador tenha sido construído com um microprocessador com 16 linhas de endereço e 8 linhas de dados. Considerando que a memória ROM ocupa os endereços entre 0000 e 01FF, representados em base hexadecimal, que a memória RAM ocupa os endereços entre 0200 e 7FFF, também representados em base hexadecimal, e que cada endereço possui 8 bits, julgue o item que se segue.
O tamanho da memória RAM é superior a 2.000 bytes.
O tamanho da memória RAM é superior a 2.000 bytes.
Ano: 2014
Banca:
FCC
Órgão:
TCE-GO
Prova:
FCC - 2014 - TCE-GO - Analista de Controle Externo - Tecnologia da Informação |
Q473119
Arquitetura de Computadores
Considere a informação a seguir, que representa o uso de múltiplos níveis de memória cache:
I, II e III representam níveis de cache com as seguintes características:
Tamanho Velocidade
I 32 KB Muito rápida
II 256 KB Mais lenta que I
III 8 MB Mais lenta que II
Desta forma I, II e III representam, respectivamente, memórias cache
I, II e III representam níveis de cache com as seguintes características:
Tamanho Velocidade
I 32 KB Muito rápida
II 256 KB Mais lenta que I
III 8 MB Mais lenta que II
Desta forma I, II e III representam, respectivamente, memórias cache
Ano: 2014
Banca:
CAIP-IMES
Órgão:
Prefeitura de São Paulo - SP
Prova:
CAIP-IMES - 2014 - Prefeitura de São Paulo - SP - Analista de TIC I - Infraestrutura |
Q472758
Arquitetura de Computadores
Complete o texto a seguir com a alternativa correta. Num processo de Capacity Planning, se você tiver previsto que não deve aumentar em demasia a paginação, então você deve aumentar a memória:
Ano: 2015
Banca:
FGV
Órgão:
TJ-BA
Prova:
FGV - 2015 - TJ-BA - Técnico Judiciário - Tecnologia da Informação |
Q467185
Arquitetura de Computadores
Sabendo-se que há disponíveis em uma caixa três módulos de memória 1 GB DDR3-1066 (PC3-8500), um módulo de memória 512 MB DDR3-1333 (PC3-10600) e um módulo de memória 1GB DDR3-1333 (PC3-10600) a combinação de módulos que maximiza a taxa de transferência total da memória, quando utilizado o recurso Dual Channel Integral em uma placa mãe com 4 slots DDR3 é:
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