Questões de Concurso Sobre arquitetura de software para analista de tecnologia da informação - suporte técnico

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V-V-V-F

no mapeamento completamente associativo, cada bloco da memória principal só pode ser mapeado em uma única posição da memória cache.

no mapeamento direto, o conteúdo da memória cache é composto por: endereço completo e dado (informação).

a estratégia LRU (Least Recently Used) é utilizada na escolha do bloco a ser substituído em memória cache do tipo associativo por conjunto.

os processadores atuais, como o Pentium IV, utilizam o modelo direto na implementação de memória cache.

no modelo associativo por conjunto, a parte dos bits menos significativa do endereço é armazenada na cache no campo chamado de rótulo (TAG).

os registradores são os elementos mais rápidos.

as memórias cache de segundo nível, L2, possuem maior velocidade do que as memórias cache de primeiro nível L1.

a memória principal possui um alto custo por bit.

em geral, a memória principal é implementada por memórias RAM do tipo estática.

no nível mais baixo da hierarquia, encontram-se os dispositivos de acesso randômico.

18 ns.

20 ns.

22 ns.

24 ns.

30 ns.

Unidade de controle microprogramada.

Muitos modos de endereçamento.

Janelas de Registradores.

Instruções com formatos variados.

Cpu com poucos registradores.