Questões de Concurso
Sobre álgebra booleana e circuitos lógicos em engenharia eletrônica em engenharia eletrônica
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Considerando a mesma expressão da questão anterior, podemos representá-la de outra forma mais simples, considerando as portas lógicas básicas.
Considere a figura abaixo.
Tendo em vista a lógica binária por meio da qual os controladores lógicos programáveis operam, os símbolos apresentados por I e II, representam, correta e respectivamente:
Numere a COLUNA II de acordo com a COLUNA I, associando cada uma das funções lógicas à sua correspondente na linguagem Ladder.
Assinale a sequência CORRETA.
Analise o circuito a seguir, considerando que todas as entradas J e K estão em nível 1.
Com relação ao funcionamento desse circuito, é correto
afirmar:
Minimize a função f (A, B, C, D) representada pelo mapa de Karnaugh a seguir.
A saída S dessa função é:
Assinale a alternativa correta em relação ao seguinte circuito lógico MSI.
Assinale a alternativa que contém a melhor simplificação para a expressão lógica
Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e1 a e7. Os bits adicionais, disponíveis nos terminais Pi e Po, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.
Para uma verificação válida (verdadeira), a fim de que o
circuito funcione como um verificador de paridade ímpar, o bit
correspondente ao terminal Po deverá ser 0.
Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e1 a e7. Os bits adicionais, disponíveis nos terminais Pi e Po, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.
Para que o circuito funcione como gerador de paridade, o
terminal Pi
deve ser ligado ao terra do circuito, para geração de
paridade ímpar, ou à fonte de alimentação do circuito, para
geração de paridade par.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
O circuito utiliza uma porta lógica do tipo ou exclusivo.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
A expressão lógica resultando na saída S = [AB + (A+B)]E
descreve corretamente a relação entre a saída e as entradas do
circuito.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
Se as portas TTL usadas no circuito forem do tipo HS, elas
terão um tempo de comutação, de um estado para outro, muito
maior do que se as portas forem do tipo LS, e o consumo de
potência das portas do tipo HS será menor do que o consumo
das portas do tipo LS.
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