Analise o trecho de código VHDL.variable A,B,C,D: bit_vector...

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Ano: 2016 Banca: UFMG Órgão: UFMG Prova: UFMG - 2016 - UFMG - Técnico de Eletrônica - Laboratório |

Q1762497 Eletrônica

Analise o trecho de código VHDL.

variable A,B,C,D: bit_vector(3 downto 0);
variable E,F,G: bit_vector(1 downto 0);
variable H,I,J,K: bit;

Para a declaração de variáveis feita, é INCORRETA a sentença:

H <= I or K and J;

a < = B and C xor D;

H <= A(2) and J;

H <= I and F;

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