Tendo por significado Reduced Instruction Set Computer, a te...

Correta: A

A tecnologia RISC (Reduced Instruction Set Computer) possui como uma de suas principais vantagens a capacidade de realizar operações mais rápidas quando comparada com a tecnologia CISC (Complex Instruction Set Computer). Isso ocorre por vários fatores, mas um dos mais importantes é o uso da técnica de pipelining. O pipelining permite que as instruções sejam executadas em estágios sobrepostos, ou seja, enquanto uma instrução está sendo finalizada, outra já pode estar sendo processada, aumentando assim a eficiência e a velocidade geral do processador.

Ao se utilizar tecnologia de semicondutor equivalente e os mesmos valores de clock, a arquitetura RISC pode alcançar de duas a quatro vezes a performance dos processadores CISC. Isso é viável porque, ao lidar com um conjunto reduzido de instruções mais simples e de tamanho fixo, o projeto do processador pode ser otimizado para executar estas instruções rapidamente, sem a sobrecarga associada ao suporte de um conjunto de instruções mais complexas e de tamanho variável, como é o caso do CISC.

Ao projetar um processador RISC, os engenheiros podem focar em otimizar o desempenho dessas instruções simplificadas, resultando em ganhos significativos de performance. Portanto, a alternativa A está correta ao afirmar que processadores RISC podem alcançar de duas a quatro vezes a performance dos processadores CISC ao utilizar a tecnologia pipelined e semicondutores de equivalente capacidade.

Pipeline (ou pipelining) é uma tecnologia que visa uma maior velocidade de execução das instruções, paralelizando as etapas.

Para entender o mecanismo do pipeline, é preciso, em primeiro lugar, entender as fases de execução de uma instrução. As fases de execução de uma instrução para um processador que contém um pipeline "tradicional" de 5 andares são os seguintes:

LI : (Leitura da Instrução (em inglês FETCH instruction) a partir do cache ;
DI : Decodificação da Instrução (DECODE instruction) e busca das operações (Registro ou valores imediatos);
EX : Execução da Instrução (EXECUTE instruction) (se for « ADD », somamos, se for SUB, subtraímos, etc.);
MEM : Acesso à memória (MEMORY access), gravação na memória, se necessário ou carregamento a partir da memória;
ER : Gravação (Write instruction) do valor calculado nos registros.



As instruções são organizadas em uma fila de espera na memória e são carregadas uma após a outra.

Graças ao pipeline, o processamento das instruções precisa das cinco etapas anteriores. Na medida em que a ordem dessas etapas é invariável (LI, DI, EX, MEM e ER), é possível criar no processador certo número de circuitos específicos para cada uma dessas fases.

 

Pipeline versão tirinha

http://cstrips.bitstrips.com/ef741983254c9b5e8a3b58b5f145e60a.png

Pipeline: Técnica em que o Hardware processa mais de uma instrução de cada vez.

Questão muito fraca....

os processadores hoje utilizam pipelines de 5 7 20 estágios.... o Tanenbaum ilustr um pipeline que trabalha a 500MIPS, sendo que sem o Pipe seria 100 MIPS, ou seja, esse daddo de "duas a quatro vezes" está totalmente furado.

Passível de recurso fácil, mas é a mais correta das alternativas.

Abraços

Apenas uma observação: a questão diz PIPELINE, o que é bem diferente de SUPERPIPELINE, além disso ela friza "mesmos valores de clock". Bons estudos!!!

A questão devia ser anulada, pois concurso é cheio de pegadinha e não existe tecnologia PIPELINED e sim pipeline ou pipelining, o que excluí a letra A