Como a entrada CLR do flip-flop do tipo D é ativada por nív...
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Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153895
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Como a entrada CLR do flip-flop do tipo D é ativada por nível alto, e essa entrada está em nível baixo, então a saída 
sempre estará em nível alto.
sempre estará em nível alto.
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