Um computador baseado em uma Unidade Central de Processament...

Gabarito: B - executa cada instrução em um ciclo de relógio.

A arquitetura RISC, que significa Reduced Instruction Set Computer, é um tipo de design de processador que utiliza um conjunto de instruções reduzido e mais simplificado. Isso contrasta com a arquitetura CISC (Complex Instruction Set Computer), que possui um conjunto de instruções mais complexo e abrangente.

Para entender a alternativa correta, é importante saber que os processadores RISC são projetados para executar instruções usando o menor número de ciclos de relógio possível, idealmente um ciclo por instrução. Isso é possível porque as instruções RISC são simples e padronizadas em tamanho e formato, permitindo um processo de execução mais rápido e eficiente, muitas vezes usando a técnica de pipeline, que permite que várias instruções sejam processadas simultaneamente em diferentes estágios de execução.

Vamos agora ver por que a alternativa B é a correta:

• B - executa cada instrução em um ciclo de relógio. Esta alternativa está correta porque é um dos objetivos da arquitetura RISC simplificar as operações de modo que a maioria das instruções possa ser executada em um único ciclo de relógio. Claro, na prática, algumas operações podem levar mais de um ciclo devido a atrasos como latência de memória ou estágios de pipeline mais complexos, mas o design RISC visa a execução de instrução única por ciclo de relógio como um objetivo principal.

É também relevante entender por que as outras alternativas estão incorretas:

• A não é correta porque os processadores RISC frequentemente usam pipeline para acelerar a execução das instruções.
• C é incorreta pois, na arquitetura RISC, as instruções têm um tamanho fixo, o que facilita o seu processamento em pipeline.
• D está errada porque os processadores RISC são caracterizados por terem um número limitado de modos de endereçamento, o que ajuda a simplificar o hardware e melhorar a performance.
• Por fim, E não é correta pelo fato de que, em contraste com a CISC, a RISC possui um conjunto reduzido de instruções, justamente para otimizar a execução e simplificar o projeto do processador.

Ao se preparar para concursos públicos com foco em Arquitetura de Computadores, é fundamental compreender a diferença entre as arquiteturas RISC e CISC e como essas diferenças influenciam o desempenho e a eficiência dos processadores.

RISC - Faz uso de pipeline, uma instrução para ciclo de relógio, instruções de tamanho fixo, instruções poucas e simples para executar tarefas complexas.

Resposta: letra b

Essa teve que ser por eliminação. C, D e E se referem a características do CISC. O uso do pipeline é inclusive mais fácil no RISC o que torna a A também errada.

Agora a alternativa B se refere mais ao conceito de pipeline comum em arquiteturas RISC.

Mas dizer UMA instrução por ciclo é complicado, pois podem existir desvios (IFs) que podem reduzir a capacidade de execução, ou o ainda a CPU ser superscalar, hyperthreading ou ambas o que pode aumentar essa capacidade pra bem mais de uma instrução por ciclo.

 <<<< Resumo básico de RISC E CISC >>>>

RISC: Faz uso intenso do pipeline.

CISC: Faz uso moderado do pipeline.

Logo, ambos usam o pipeline.

Processador CISC (Complex Instruction Set Computer)

- Conjunto Complexo de Instruções Computacionais

- vários ciclos de clock para execução da instrução (tempo variável)

- Mais rápido para instruções complexas

- contém microprogramação

- uso de um ou dois operandos

- múltiplos modos de endereçamento de memória

- instrução com largura variável

- poucos registradores (de 6 a 16)

- fracamente paralelizado e complexidade no código

- pouca utilização de pipeline

- instruções executadas pelo microprograma

Processador RISC (Reduced Instruction Set Computer)

- Conjunto Reduzido de Instruções Computacionais

- único ciclo de instrução.

- Não contém microcódigo - instruções executadas diretamente pelo hardware (ausência de microprogramação)

- instruções executadas pelo hardware

- incompatível com CISC

- faz uso de pipelining em larga escala

- grande número de registradores

- uso de uma instrução por ciclo de clock (formato simples e fixo) (tempo fixo)

- endereçamento de memória simples

- uso de 3 operandos de registrador permitido por instrução

- apenas LOAD and STORE podem acessar a memória

- complexidade no compilador

Gabarito B

Um processador com arquitetura RISC (Reduced Instruction Set Computer) se caracteriza por possuir poucas instruções de máquina, em geral bastante simples, que são executadas diretamente pelo hardware. Na sua maioria, estas instruções não acessam a memória principal, trabalhando principalmente com registradores que, neste tipo de processador, se apresentam em grande número. Estas características, além de permitirem que as instruções sejam executadas rapidamente, facilitam a implementação do pipelining.

Nos processadores RISC, um programa em linguagem de máquina é executado diretamente pelo hardware.

CARACTERÍSTICAS RISC

·         Possui acesso à memoria somente via operações load e store. Todos os operandos ficam em registradores. Todas as outras operações são do tipo registrador-registrador.

·         Minimiza os acessos externos ao processador.

·         Internamente dentro do processador as frequências são mais elevadas.

·         Usa um grande número de registradores de propósito geral.

·         O uso intenso dos registradores.

·         Admite frequências mais altas por possuir arquiteturas mais simples, menos complexas.

·         Instruções de tamanho fixo e de fácil decodificação, ou seja, mais rápida execução. Controles através de hardware.

·         Essas instruções formam um pequeno conjunto combinado para compor instruções mais complexas.

·         As instruções mais simples ocupam mais espaço na memória.

·         Não existe o nível de micro programação.

·         O compilador será mais complexo, pois ele precisa entender as instruções mais simples e sua combinação para execução das instruções mais complexas.

·         Faz uso intenso de pipeline (registradores). Técnica usada no design de CPUs cuja ideia fundamental é dividir o processamento de uma instrução em uma série de etapas independentes.

·         Possibilita a redução de ciclo por instrução em troca de maior tamanho do código.

·         Execução de instruções em um único ciclo de clock, ou seja, uma instrução por ciclo.

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