Questões de Concurso
Sobre flip-flops em engenharia eletrônica
Foram encontradas 111 questões
Considerando a figura apresentada, que ilustra um circuito lógico de um flip-flop RS com entrada CLOCK, julgue o item que se segue.
Se o nível lógico do CLOCK for 1, então o circuito se
comportará como um flip-flop JK.
Analise a figura que ilustra um circuito combinacional composto por flip-flops.
É correto afirmar que o circuito representa um:
O gráfico da figura ilustra o comportamento da saída Q de um tipo flip-flop em função da entrada e sinal de clock.
Com base na figura anterior conclui-se que o tipo de flip-flop é:
A denominação do circuito integrado 74LS373, de acordo com os fabricantes, é 3-STATE Octal D-Type Transparent Latches and Edge-Triggered Flip-Flops.
Portanto, trata-se de um
Com relação a sistemas e dispositivos digitais, julgue o item seguinte.
No flip-flop JK do tipo mestre-escravo, se as entradas J e K
estiverem todo o tempo conectadas ao nível lógico 1, então a
saída Q, após sucessivos ciclos de relógio, permanecerá no
nível lógico 1.
(micro segundo) para o tempo de propagação, e que o contador deve contar 2
voltas, assinale a alternativa correta. O circuito abaixo trata de um gerador de sequência, em anel, implementado com Flip Flop tipo D e porta lógica.
A sequência de loop, em numeração decimal, executada pelo gerador, é o que consta em
A Figura 1, acima, mostra um diagrama de quatro estados definidos pelos bits B e A, sendo B o mais significativo, e pelo bit de controle C.
A Figura 2, por sua vez, mostra uma implementação síncrona desse diagrama de estados com o uso de flip-flops D e das lógicas A e B.
Estas lógicas devem ser, respectivamente:
Contador Flip-Flop JK
A figura acima mostra um contador binário conectado a um flip-flop JK, ambos com entrada de clock acionada por borda. O contador está programado para decrementar (D/U = 1) e, no início da contagem, Q = Q1 = Q0 = 0, sendo Q1 mais significativo do que Q0. Além disso, cada pulso de clock do contador (Clk1) é seguido por um pulso de clock do flip-flop (Clk2), havendo tempo suficiente para a estabilização das saídas de ambos os dispositivos.
Julgue o próximo item, acerca de sistemas digitais.
Um flip-flop S-R não pode ter, ao mesmo tempo, as entradas
S e R em nível alto.
J = A .
.Considerando que, no circuito lógico mostrado na figura acima, o flip-flop seja do tipo JK mestre-escravo, julgue o item a seguir.
Se A = 1, então o estado de Q será mantido após um ciclo
completo de relógio.
Considerando que, no circuito lógico mostrado na figura acima, o flip-flop seja do tipo JK mestre-escravo, julgue o item a seguir.
J = A . Q +
Conheça nossos planos