Questões de Concurso
Sobre transistor em engenharia eletrônica
Foram encontradas 335 questões
Ano: 2010
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2010 - PETROQUÍMICA SUAPE - Engenheiro de Equipamento Pleno - Eletricidade |
Q185124
Engenharia Eletrônica
O circuito eletrônico da figura acima mostra um transistor NPN polarizado e operando na região ativa. O transistor tem, nessas condições, um ß = 100 e VBE = 0,6 V. O valor aproximado da corrente de coletor IC, em mA, é
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
ABIN
Prova:
CESPE - 2010 - ABIN - Oficial Técnico de Inteligência – Área de Engenharia Elétrica |
Q184708
Engenharia Eletrônica
Texto associado
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipo
enriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;
II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipoenriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
Em condições estáticas, isto é, sem chaveamento dos níveis de entrada, a máxima dissipação de potência ocorre quando ambas as entradas estiverem fixadas em 5 V.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
ABIN
Prova:
CESPE - 2010 - ABIN - Oficial Técnico de Inteligência – Área de Engenharia Elétrica |
Q184707
Engenharia Eletrônica
Texto associado
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas) são idênticos e do tipo
enriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída não excederá 0,3 V;
II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipoenriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito desempenha a função de porta NAND (complemento da porta lógica E) de duas entradas.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
ABIN
Prova:
CESPE - 2010 - ABIN - Oficial Técnico de Inteligência – Área de Engenharia Elétrica |
Q184706
Engenharia Eletrônica
Texto associado
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas) são idênticos e do tipo
enriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída não excederá 0,3 V;
II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipoenriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
Enquanto ambas as entradas 
estiverem fixadas no nível lógico baixo, é possível que haja dissipação apreciável de potência pelo circuito.
estiverem fixadas no nível lógico baixo, é possível que haja dissipação apreciável de potência pelo circuito.
Ano: 2011
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2011 - Petrobras - Engenheiro de Equipamento Júnior - Eletrônica |
Q183129
Engenharia Eletrônica
O circuito da figura acima mostra os dados de polarização de um transistor NPN. Para que a corrente CC de coletor seja de 2 mA e seja garantida uma excursão, no sinal de coletor, de 2 V (pico a pico), alcançando-se o limiar de transição para a região de saturação do transistor, os valores de RB e RC são, em kΩ respectivamente,
Ano: 2011
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2011 - Petrobras - Engenheiro de Equipamento Júnior - Elétrica |
Q183039
Engenharia Eletrônica
O transistor NPN da figura acima está polarizado e operando na região ativa. Nessas condições, o transistor opera com ß = 50 e VBE = 0,6 V. Com base nos dados do circuito, o valor aproximado da corrente IB, em µA, é
Q181892
Engenharia Eletrônica
Na fonte chaveada, o transistor que atua como chave é controlado por um sinal Vy modulado por um sinal Vx, conforme a representação abaixo:
O sinal Vy é do tipo
O sinal Vy é do tipo
Q181890
Engenharia Eletrônica
Considere o circuito:
Para polarizar o FET com ID = 2 mA e VDS = 6 V, os resistores comerciais mais adequados são:
Para polarizar o FET com ID = 2 mA e VDS = 6 V, os resistores comerciais mais adequados são:
Q181874
Engenharia Eletrônica
Na curva de transcondutância do JFET representada abaixo, os parâmetros X e Y correspondem, respectivamente, a:
Q181870
Engenharia Eletrônica
No manual de circuitos integrados TTL, a especificação VIL refere-se à Tensão
Q181868
Engenharia Eletrônica
O parâmetro híbrido do transistor bipolar que caracteriza a sua impedância de entrada na configuração coletor comum é:
Ano: 2011
Banca:
FCC
Órgão:
TRT - 23ª REGIÃO (MT)
Prova:
FCC - 2011 - TRT - 23ª REGIÃO (MT) - Analista Judiciário - Engenharia Elétrica |
Q180893
Engenharia Eletrônica
A denominação dos dispositivos Q1 e Q2 é:
Ano: 2011
Banca:
FCC
Órgão:
TRT - 23ª REGIÃO (MT)
Prova:
FCC - 2011 - TRT - 23ª REGIÃO (MT) - Analista Judiciário - Engenharia Elétrica |
Q180890
Engenharia Eletrônica
Um transistor bipolar de silício tipo NPN, operando como chave, é polarizado na configuração emissor comum com tensão de alimentação de 5 V. Quando ele se encontra saturado, as tensões VBEsat e VCEsat valem, aproximada e respectivamente,
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161885
Engenharia Eletrônica
Texto associado
A respeito do transistor JFET, julgue os próximos itens.
Fisicamente, a condução em um JFET se dá pela passagem de portadores de carga da fonte para o dreno, através do canal.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161884
Engenharia Eletrônica
Texto associado
A respeito do transistor JFET, julgue os próximos itens.
Na denominada autopolarização do JFET por derivação de corrente, a corrente de dreno é muito maior que a corrente de porta.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161883
Engenharia Eletrônica
Texto associado
A respeito do transistor JFET, julgue os próximos itens.
Um transistor JFET é inadequado para ser usado em estágios de amplificador, pois o mesmo, quando polarizado, funciona como resistor controlado por tensão
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161882
Engenharia Eletrônica
Texto associado
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
O transistor usado no circuito é do tipo bipolar.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161881
Engenharia Eletrônica
Texto associado
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
A corrente Ie que circula no circuito é igual a 
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161880
Engenharia Eletrônica
Texto associado
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
Com base no circuito apresentado na figura acima, julgue os itens
subseqüentes.
O circuito pode ser polarizado de modo a funcionar como fonte de corrente.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161846
Engenharia Eletrônica
Texto associado
Considere os circuitos I e II mostrados a seguir.
Considerando que VB no circuito II é uma tensão que não é nula
durante todo intervalo de tempo, julgue os itens que se seguem.
Considerando que VB no circuito II é uma tensão que não é nula
durante todo intervalo de tempo, julgue os itens que se seguem.
O transistor utilizado nos dois circuitos são do tipo transistor de efeito de campo de junção JFET (junction field effect transistor).
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